Défis modernes et solutions pratiques pour le routage détaillé dans la conception VLSI avec les outils EDA

Les cinq défis industriels majeurs et leurs solutions dans le routage détaillé VLSI

Pour les nœuds technologiques inférieurs à 28 nm, le routage détaillé VLSI est passé d'une simple tâche d'assurance de la connectivité à un système d'optimisation multi-objectifs complexe. Lors de l'utilisation d'outils EDA commerciaux comme Cadence Innovus ou Synopsys ICC2, une part significative des cycles d'itération est consacrée à la résolution de problèmes tardifs tels que l'intégration des couches métalliques, la fiabilité des vias et l'intégrité du signal. Cet article révèle des pièges pratiques issus de l'expérience indsutrielle.

1. Intégration des couches métalliques multi-largeurs : un équilibre délicat

Les conceptions en procédé 7 nm comportent souvent plus de 12 couches métalliques, avec des couches inférieures (M0-M3) à pas serrés pour la haute densité, et des couches supérieures (M6-M11) beaucoup plus larges pour les réseaux critiques. Cette hétérogénéité engendre des conflits géométriques lors des transitions.

Conflits aux jonctions : Un via reliant une couche supérieure large (p.ex. 4 µm) à une couche inférieure étroite (p.ex. 30 nm) peut bloquer plusieurs canaux de routage adjacents. L'utilisation de motifs de vias en quinconce peut réduire l'empreinte horizontale.


<figcaption>Configuration d'un motif de via en quinconce pour optimiser l'espace.</figcaption></figure>**Intégrité du signal :** Les transitions brusques d'impédance provoquent des réflexions. Une étude comparative montre l'avantage des transitions progressives pour les interfaces haute vitesse.

Comparaison des types de transition de couche métallique
| Type de Transition | Variation d'Impédance (Ω) | Perte par Réflexion (dB) | Utilisation Recommandée |
|---|---|---|---|
| Via unique direct | 18.7 | -9.2 | Chemins non critiques |
| Matrice de vias 4x4 | 6.3 | -15.8 | Réseaux d'horloge |
| Transition conique progressive | 4.1 | -21.4 | Interfaces Serdes haute vitesse |

### 2. Fiabilité des vias : au-delà des règles de conception statiques

Les règles de conception des vias fournies par les fonderies ne prennent souvent pas en compte les effets dynamiques comme l'électromigration. Des solutions robustes nécessitent une approche multidimensionnelle.

#### 2.1 Déploiement intelligent de vias redondants

Une stratégie de redondance systématique gaspille des ressources. Une approche ciblée inclut :

- **Analyse de densité de courant :** Imposer une redondance x3 sur les réseaux de puissance à fort courant.
- **Priorité aux chemins critiques :** Ajouter des vias redondants tout en préservant le timing.
- **Ajustement dynamique :** Permettre des vias simples dans les zones congestionnées avec une vérification renforcée.

Optimisation des vias basée sur la densité de courant dans ICC2

set_net_options -exclude_type power_nets -via_rule {single} set_net_options -voltage_threshold 3.0 -current_limit 0.4 -via_rule {double} run_em_analysis -nets {VDD_CORE VSS_CORE} -update_rules


#### 2.2 Morphologie avancée des vias

Les technologies avancées (p.ex. 5 nm) recommandent des vias à morphologie spécifique, comme le "Barrel Via", pour améliorer la résistance mécanique et le remplissage. Une définition correcte dans les fichiers LEF est nécessaire pour que les outils les utilisent.

### 3. Protection contre l'effet d'antenne : une approche collaborative

La vérification traditionnelle de l'effet d'antenne (ARC) peut être trop conservative et perturber le timing. Une stratégie d'atténuation ciblée est plus efficace.

- **Calcul dynamique du rapport :** Ajuster les seuils en fonction du temps réel de gravure.
- **Réparation incrémentale :** Privilégier la modification du chemin de routage plutôt que l'ajout systématique de couches de saut. Utiliser des diodes de protection sur les chemins criitques.

Flux de réparation d'antenne dans Innovus

setAntennaMode -mode enhanced -ratio_type cumulative setAntennaRule -layer M4 -max_ratio 250 -diode_ratio 150 diagnoseAntenna -nets {clk*} -level detailed repairAntenna -use_diode -max_area 0.8


Cette approche a permis de réduire de plus de 60% la dégradation du timing causée par les réparations d'antenne dans un design testé.

### 4. Prévention des défauts de fabrication : synergie entre DFM et routage

#### 4.1 Protection contre les coupures métalliques

Une stratégie en trois étapes : optimisation topologique (réseaux maillés), doublage de chemin physique pour les signaux critiques, et insertion de pads de renforcement aux points faibles.

#### 4.2 Matrice de prévention des courts-circuits

Facteurs de risque et solutions pour la prévention des courts-circuits
| Facteur de Risque | Méthode de Détection | Solution | Outil |
|---|---|---|---|
| Désalignement inter-couches | Simulation Monte Carlo | Augmentation des marges périphériques | Calibre |
| Creux dû au CMP | Analyse de densité thermique | Insertion de métal de remplissage | ICC2 (commande de remplissage) |
| Contamination particulaire | Analyse d'aire critique | Utilisation de routage sinusoïdal pour éviter les zones à haut risque | Innovus (anneau de garde) |

L'application de cette matrice a réduit le taux de défaillance à la production d'un facteur 10 sur un composant automobile.

### 5. Stratégies pour débloquer les zones de forte congestion

Dans les modules RF denses, des techniques non conventionnelles sont requises :

- **Reconfiguration des couches métalliques :** Réorienter une couche selon un angle diagonal (p.ex. 15 degrés) pour débloquer de l'espace.
- **Partage de vias :** Autoriser le partage d'une matrice de vias entre plusieurs réseaux non critiques en termes de timing.
- **Allocation dynamique de pistes :** Un algorithme peut ajuster les poids des pistes de routage en fonction d'une carte de congestion en temps réel.

Pseudo-code : Ajustement des poids des pistes basé sur la congestion

def optimiser_pistes(carte_congestion): for cellule in carte_congestion: if cellule.congestion > 1.5: reduire_poids(pistes_verticales, facteur=0.7) augmenter_poids(pistes_diagonales, facteur=1.3) elif cellule.congestion < 0.8: activer_routage_sur_cellules()


Ces méthodes ont permis de réduire l'aire d'un design de 18% tout en maintenant les performances, soulignant que parfois une nouvelle approche de placement est plus efficace qu'une optimisation intensive du routage.

Étiquettes: VLSI routage détaillé outils EDA Innovus ICC2

Publié le 19 juin à 03h59